綜合韓媒 The Elec 和 ETNews 報(bào)道，三星電子先進(jìn)封裝團(tuán)隊(duì)高管 Dae Woo Kim 在 2024 年度韓國(guó)微電子與封裝學(xué)會(huì)年會(huì)上表示近日完成了采用 16 層混合鍵合 HBM 內(nèi)存技術(shù)驗(yàn)證。

Dae Woo Kim 表示，三星電子成功制造了基于混合鍵合技術(shù)的 16 層堆疊 HBM3 內(nèi)存，該內(nèi)存樣品工作正常，未來(lái) 16 層堆疊混合鍵合技術(shù)將用于 HBM4 內(nèi)存量產(chǎn)。

相較現(xiàn)有鍵合工藝，混合鍵合無(wú)需在 DRAM 內(nèi)存層間添加凸塊，而是將上下兩層直接銅對(duì)銅連接，可顯著提高信號(hào)傳輸速率，更適應(yīng) AI 計(jì)算對(duì)高帶寬的需求。

混合鍵合還可降低 DRAM 層間距，進(jìn)而減少 HMB 模塊整體高度，但也面臨成熟度不足，應(yīng)用成本昂貴的問(wèn)題。

三星電子在 HBM4 內(nèi)存鍵合技術(shù)方面采用兩條腿走路的策略，同步開(kāi)發(fā)混合鍵合和傳統(tǒng)的 TC-NCF 工藝。HBM4 的模塊高度限制將放寬到 775 微米，有利于繼續(xù)使用 TC-NCF。

三星正努力降低 TC-NCF 工藝的晶圓間隙，目標(biāo)在 HBM4 中將這一高度縮減至 7.0 微米以內(nèi)。


3D封裝的競(jìng)備賽，正式開(kāi)打

第一波芯片正在使用一種稱為混合鍵合的技術(shù)沖擊市場(chǎng)，為基于3D的芯片產(chǎn)品和先進(jìn)封裝的新競(jìng)爭(zhēng)時(shí)代奠定了基礎(chǔ)。

AMD是第一家推出使用銅混合鍵合芯片的供應(yīng)商，這是一種先進(jìn)的芯片堆疊技術(shù)，可實(shí)現(xiàn)下一代類(lèi)似3D的設(shè)備和封裝?；旌湘I合堆疊和連接芯片使用微型銅到銅互連，提供比現(xiàn)有芯片堆疊互連方案更高的密度和帶寬。

AMD正在使用TSMC的混合鍵合技術(shù)，TSMC也更新了其在該領(lǐng)域的路線圖。英特爾(Intel)、三星(Samsung)和其他公司也在開(kāi)發(fā)混合鍵合技術(shù)。除了AMD，其他芯片客戶也在關(guān)注這項(xiàng)技術(shù)。

Needham分析師Charles Shi表示:“臺(tái)積電表示，其所有高性能計(jì)算客戶都可能采用其技術(shù)?！薄霸谝苿?dòng)應(yīng)用中，混合鍵合也在每個(gè)人的路線圖上，或者至少在每個(gè)人的雷達(dá)上。”

在半導(dǎo)體晶圓廠進(jìn)行的一種相對(duì)較新的工藝，銅混合鍵合是一種先進(jìn)的芯片堆疊技術(shù)，有望為芯片客戶提供一些競(jìng)爭(zhēng)優(yōu)勢(shì)?？梢钥隙ǖ氖?，芯片堆疊并不是什么新技術(shù)，多年來(lái)一直在設(shè)計(jì)中使用。新的是混合鍵合可以實(shí)現(xiàn)近單片3D設(shè)計(jì)。

其實(shí)大多數(shù)芯片不需要混合鍵合。對(duì)于封裝而言，混合鍵合主要用于高端設(shè)計(jì)，因?yàn)樗且豁?xiàng)涉及多項(xiàng)制造挑戰(zhàn)的昂貴技術(shù)。但它為芯片制造商提供了一些新的選擇，為下一代3D設(shè)計(jì)、存儲(chǔ)立方體或3D DRAM以及更先進(jìn)的封裝鋪平了道路。

有幾種方法可以開(kāi)發(fā)這些類(lèi)型的產(chǎn)品，包括Chiplet模型。對(duì)于芯粒，芯片制造商可能在庫(kù)中有一個(gè)模塊化芯片菜單。然后，客戶可以混合和匹配這些芯片，并將它們集成到現(xiàn)有的封裝類(lèi)型或新架構(gòu)中。在這種方法的一個(gè)例子中，AMD堆疊了兩個(gè)內(nèi)部開(kāi)發(fā)的芯?！粋€(gè)處理器和一個(gè)SRAM 芯片，形成了一個(gè) 3D封裝，在頂部結(jié)合了一個(gè)高性能 MPU 和高速緩存，并使用混合鍵合連接各個(gè)die。

還有其他實(shí)現(xiàn)chiplet的方法。傳統(tǒng)上，為了改進(jìn)設(shè)計(jì)，供應(yīng)商會(huì)開(kāi)發(fā)一個(gè)片上系統(tǒng)(SoC)，并在每一代設(shè)備上集成更多的功能。這種芯片縮放方法變得越來(lái)越困難和昂貴。雖然它仍是新設(shè)計(jì)的一種選擇，但Chiplet正逐漸成為開(kāi)發(fā)復(fù)雜芯片的一種選擇。

使用芯粒，大型SoC被分解成更小的dies或IP塊，并重新聚合成一個(gè)全新的設(shè)計(jì)。從理論上講，芯粒方法以更低的成本加快了上市時(shí)間?；旌湘I合是實(shí)現(xiàn)該技術(shù)的眾多要素之一。

混合鍵合：新時(shí)代名片

說(shuō)到混合鍵合最典型的應(yīng)用，毫無(wú)疑問(wèn)就是長(zhǎng)江存儲(chǔ)的Xtacking?了。通過(guò)不同的工藝，先后制作Memory晶圓和CMOS晶圓，在后道制程中構(gòu)建兩者的觸點(diǎn)。通過(guò)混合鍵合，這些觸點(diǎn)被鏈接導(dǎo)通，Memory和CMOS就在垂直方向?qū)崿F(xiàn)了互聯(lián)。

按照Frauebhofer研究所的說(shuō)法，混合鍵合的優(yōu)勢(shì)有三：

更短的互聯(lián)距離：不僅不需要用引線互相聯(lián)通，也無(wú)需用TSV穿過(guò)整個(gè)CMOS層，僅僅通過(guò)連接后道的銅觸點(diǎn)就可以實(shí)現(xiàn)互聯(lián)

更高的互聯(lián)密度：銅觸點(diǎn)的面積非常小，相比直徑百微米的錫球和TSV，混合鍵合工藝中的銅觸點(diǎn)的pitch size甚至都不足10微米，無(wú)疑可以實(shí)現(xiàn)更高的互聯(lián)密度

更低的成本：毫無(wú)疑問(wèn)，針對(duì)每顆DIE單獨(dú)進(jìn)行互聯(lián)需要更多的時(shí)間，通過(guò)晶圓鍵合可以實(shí)現(xiàn)大面積高密度的互聯(lián)，對(duì)產(chǎn)能的提升的貢獻(xiàn)是飛躍性的！自然，生產(chǎn)成本也可以得以降低

最新的研究中，甚至有將micro LED在小尺寸晶圓上制作完成后，分切成獨(dú)立的DIE重新粘接到一張12寸晶圓上與CMOS 12寸晶圓進(jìn)行混合鍵合互聯(lián)的做法，可見(jiàn)其工藝兼容性是非常優(yōu)秀的。這也是混合鍵合的另一大優(yōu)勢(shì)，不同技術(shù)節(jié)點(diǎn)的CMOS也可以通過(guò)銅觸點(diǎn)進(jìn)行互聯(lián)，工藝選擇的靈活性也獲得了飛躍性的提升！

當(dāng)然，混合鍵合并非完美無(wú)缺，比如無(wú)法從最初階段就知道失效DIE，只有在完成集成，減薄和劃片以及通過(guò)測(cè)試后才能分辨，因此會(huì)使成品DIE的良率受到較大影響。其次，鍵合界面需要超高的平整度，晶圓的內(nèi)部應(yīng)力也需要管控以減小晶圓翹曲，這些都對(duì)后道工藝控制提出了苛刻的要求。相比傳統(tǒng)封裝技術(shù)，混合鍵合所需的ISO3以上的潔凈等級(jí)相比傳統(tǒng)封測(cè)廠的ISO5的潔凈度要求高了許多，對(duì)廠務(wù)和環(huán)境的管控都提出了很高的要求。

工藝的實(shí)現(xiàn)需要依托材料和設(shè)備的支持，雖然是后道工藝，但是這其中的玩家卻是少之又少，其中來(lái)自德國(guó)的蘇斯(Karl Suss)和奧地利的EVG(EV Group)獨(dú)占鰲頭，日本的佳能和三菱雖然也有特別門(mén)類(lèi)的鍵合設(shè)備，但無(wú)論是市占率還是技術(shù)水平都無(wú)法與這兩位頂級(jí)玩家相提并論。國(guó)內(nèi)目前唯一系統(tǒng)性介紹晶圓鍵合的資料是《晶圓鍵合手冊(cè)》，蘇斯和EVG的設(shè)備在其中出鏡率相當(dāng)之高，被反復(fù)提及，其知名度和領(lǐng)先地位不言而喻。

蘇斯和EVG的產(chǎn)品線重合度較高，雙方幾乎同時(shí)涵蓋了所有類(lèi)型的鍵合工藝，除了鍵合機(jī)外，還包括用于晶圓對(duì)準(zhǔn)的對(duì)準(zhǔn)機(jī)和雙面光刻機(jī)，以及檢測(cè)鍵合精度的量測(cè)機(jī)臺(tái)也都有涉足，但實(shí)則各有千秋。在國(guó)內(nèi)鍵合機(jī)市場(chǎng)，相較于EVG，蘇斯在高校和研究院所的口碑和市占率更好，但工業(yè)應(yīng)用中EVG則更勝一籌。特別是國(guó)內(nèi)的先進(jìn)BSI產(chǎn)線，EVG的全自動(dòng)熔融鍵合機(jī)GeminiFB幾乎達(dá)到了100%的市場(chǎng)份額！

目前國(guó)產(chǎn)的鍵合機(jī)依舊以低端為主，上海S公司研制生產(chǎn)的鍵合機(jī)雖然滲透了膠鍵合和金屬鍵合的市場(chǎng)，但是尚未進(jìn)入熔融鍵合的主陣地。而另一家主攻鍵合機(jī)的國(guó)內(nèi)企業(yè)是H公司，同S公司一樣，H公司是一家以光刻子系統(tǒng)為人所知的企業(yè)，其200nm的對(duì)準(zhǔn)精度尚無(wú)法同EVG上一代產(chǎn)品比肩，但也是本土企業(yè)的一大突破！此外，還有數(shù)家半導(dǎo)體設(shè)備制造公司正在開(kāi)發(fā)新的鍵合設(shè)備，畢竟到去年位為止，CIS行業(yè)的增長(zhǎng)已經(jīng)持續(xù)了10年，市場(chǎng)空間相當(dāng)廣闊！盡管2022年CIS市場(chǎng)迎來(lái)了10年來(lái)首次下跌，但是隨著安防和智慧城市的需求不斷增加，CIS的市場(chǎng)足夠龐大，也容得下蘇斯和EVG之外的玩家。


HBM核心設(shè)備材料，替代進(jìn)行時(shí)

Hybrid Bonding 混合鍵合

海力士正在加速開(kāi)發(fā)新工藝“混合鍵合” ，截止目前， HBM的DRAM芯片之間通過(guò)“微凸塊”材料進(jìn)行連接，通過(guò) 混合鍵合，芯片可以在沒(méi)有凸塊的情況下連接，從而顯著 減小芯片的厚度； 當(dāng)間距小到20um以內(nèi)，熱壓鍵合過(guò)程中細(xì)微傾斜使得釬料 變形擠出而發(fā)生橋連短路，難以進(jìn)一步縮減互聯(lián)間距；HBM芯片標(biāo)準(zhǔn)厚度為720um，預(yù)計(jì)2026年左右量產(chǎn)的第六代 HBM4需要縱向垂直堆疊16層DRAM芯片，當(dāng)前的封裝技術(shù)很 難讓客戶滿意，所以混合鍵合的應(yīng)用被認(rèn)為是必然的趨勢(shì)；2023年海力士用于第三代HBM產(chǎn)品（HBM2e）測(cè)試混合鍵合 技術(shù)，規(guī)格低于HBM4產(chǎn)品； 同時(shí)海力士擬計(jì)劃將新一代的HBM與邏輯芯片堆疊在一起， 取消硅中介層。

與臺(tái)積電傳統(tǒng)的微凸點(diǎn)3D TSV集成對(duì)比，無(wú)凸點(diǎn)SoIC集成的12層存儲(chǔ)器在垂直方向上的尺寸下降高達(dá)64%，帶寬密度增加28%，能源消耗下降19%； 無(wú)凸點(diǎn)3D集成技術(shù)可實(shí)現(xiàn)超高密度的芯片垂直互連，繼續(xù)推動(dòng)芯片向高性能、微型化和低功耗方向發(fā)展。


混合鍵合對(duì)比分析（W2Wvs D2W）

W2W鍵合是相對(duì)成熟的工藝，也不是特別昂貴，目前，W2W鍵合可以實(shí)現(xiàn)50nm以下的對(duì)準(zhǔn)精度，W2W存在的主要問(wèn)題是無(wú)法選擇已經(jīng)良好的芯片（KGD）進(jìn)行封裝，會(huì)導(dǎo)致將有缺陷的芯片貼合至優(yōu)質(zhì)芯片，從而導(dǎo)致優(yōu)質(zhì)芯片的損失，所以W2W一般應(yīng)用于良率非常高的晶圓； D2W方式可以應(yīng)用良率相對(duì)較差但仍然具備商業(yè)價(jià)值的產(chǎn)品，D2W在鍵合方面更具挑戰(zhàn)性，因?yàn)槊總€(gè)晶圓都需要更多的鍵合步驟，會(huì)引入顆粒污染； 根據(jù)Semianalysis參考數(shù)據(jù)看（并非實(shí)際成本數(shù)據(jù)），小芯片D2W更貴，隨著芯片面積的增加，W2W不具備價(jià)格優(yōu)勢(shì)。


混合鍵合層工藝

混合鍵合層帶有細(xì)間距銅通孔圖案的介電薄膜，不論是D2W還是 W2W，通過(guò)BEOL金屬化處理的兩片晶圓均需要經(jīng)歷鍵合電介質(zhì)CVD； 阻擋層沉積、銅填充、電介質(zhì)的平坦化（帶有輕微的銅凹進(jìn)）； 電介質(zhì)有四種可選材料：二氧化硅SiO2、碳氮化硅SiCN、氮氧化 硅SiON，其中，SiCN由于優(yōu)異的銅擴(kuò)散阻擋性能而成為主要選擇， AMAT和Lam、KLA是PECVD系統(tǒng)供應(yīng)商；國(guó)內(nèi)拓荊科技是PECVD的領(lǐng) 先企業(yè)； 混合鍵合層工藝包括電介質(zhì)PECVD、銅ECD（銅電化學(xué)沉積）、 CMP、等離子體激活、鍵合、分割等。

影響鍵合質(zhì)量的因素：1）晶圓表面的潔凈度和粗糙度；2）表面的活化；3）退火處理的條件；4）銅襯墊的凹陷和凸起工藝。引入等離子體預(yù)處理步驟和親水性的鍵合技術(shù)，能在低退火溫度下提升鍵合粘附性。


減薄與CMP集成化趨勢(shì)

晶圓減薄能去除晶圓背面多余的基體材料，進(jìn)而減小芯片封 裝體積、提高芯片散熱效率和電氣性能，是實(shí)現(xiàn)3D集成電路 制造的關(guān)鍵技術(shù)之一，例如3D IC中晶圓的鍵合工藝，減薄是 必要的工序； 晶圓在被磨削減薄后需要再經(jīng)過(guò)CMP處理，從而獲得表面光滑 平整的晶圓。但是當(dāng)晶圓被減薄到150um以下時(shí)，傳輸搬運(yùn)成 為較大風(fēng)險(xiǎn)，尤其是300mm大尺寸規(guī)格晶圓物理特性更脆弱。 磨削和CMP設(shè)備的集成可以減少晶圓的搬運(yùn)次數(shù)，先進(jìn)封裝中 減薄設(shè)備正在向集成化、一體化的方向發(fā)展； 此前國(guó)內(nèi)先進(jìn)封裝減薄設(shè)備基本被國(guó)外壟斷，日本迪斯科和 日本東京精密。2021年9月，華海清科研發(fā)的首臺(tái)12英寸超精 密晶圓減薄機(jī)Versatile-GP 300正式出機(jī)，集精密硅片背面 磨削減薄、化學(xué)機(jī)械拋光、硅片清晰功能于一體的專(zhuān)用硅片 減薄設(shè)備，可滿足集成電路先進(jìn)制程中的超精密晶圓減薄工 藝需求。